Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
регистры SRRO, SRR1, DAR, DSISR, SPRG0-SPRG3, используемые при
обслуживании исключений, таймер базового времени ТВ и регистр декремента
DEC. Кроме того, в регистровую модель супервизора RCPU входят регистры,
обеспечивающие управление кэшем команд, реализацию отладки
микропроцессорных систем и ряд других функций
Микроконтроллер МРС505 реализует такой же набор исключений, как и
микропроцессор МРС604 (см. табл. 2.64). Векторы исключений располагаются
в таблице, базовый адрес которой равен $00000000, если в регистре MSR
значение бита ЕР = 0, или $FFF00000, если ЕР = 1. Таким образом,
предусмотрены две возможных позиции для размещения таблицы векторов
исключений в адресном пространстве.
234
RISC-МИКРОПРОЦЕССОРЫ И RISC-МИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВ POWERPC И COLDFIRE
, Межмодульная шина 1МВ
"л-----------------------------. \
V- л- & v
Power PC RISC-процессор (RCPU)
Шина
данных LB
__________К
ж
ОЗУ данных 4 Кбайт
Шина команд IB
КЭШ-память команд 1C 4 Кбайт
Сигналы отладки
SCCR
S j Блок PCU
j Периферийные j I устройства | управления периферийными /1
TV
М 1/ о С
I J устройствами
PQ0-6/IRQ0-6#
|С=>
PA0-7/A0-7/CS0-7#
н>
РВ0-7/А8-15/CS8-11#
=?> А16-29 ф 00-31
РЮ-7/ВЕ0-3#/С1х
PJ1-7/CJx
|<3=>
РМ2-7/СМХ
PKO-7/DKx
PL2-7/WP0-5
: ] ссх ; ] Тхх
и тестирования Рис. 2.76. Структура RISC-микроконтроллера МРС505
Внутренняя структура RCPU представляет собой упрощенный вариант
суперскалярной структуры процессора в модели МРС604. RCPU содержит
устройство управления, два устройства обработки для целочисленных
операндов (SIU, MIU) и одно для чисел с плавающей точкой (FPU),
устройство загрузки-сохранения (LSU), подключенное к внутренней шине LB,
и регистровые блоки GPR0-31, FPR0-31. В данном процессоре реализуется 4-
каскадный конвейер выполнения команд, набор которых практически совпадает
с набором команд МРС604. Используемые регистры условий CR (см. рис. 2.67,
а), исключений XER (см. рис. 2.67, б), состояния FPU - FPSCR (см. рис.
2.70) имеют такое же назначение битов, как в микропроцессорах семейства
МРСбхх, описанных выше.
Микроконтроллер не реализует сегментной, страничной или каких-либо других
способов организации памяти, поэтому в его составе нет устройств
управления памятью MMU, выполняющих трансляцию адреса. Формируемый
микроконтроллером адрес служит физическим адресом, который используется
для обращения к кэшу команд, внутреннему ОЗУ или внешней памяти.
235
ПРОЦЕССОРЫ ОБЩЕГО НАЗНАЧЕНИЯ И СИСТЕМЫ НА ИХ ОСНОВЕ
Входящий в состав микроконтроллера кэш команд 1C содержит 128 наборов по
2 строки, в каждой из которых хранятся четыре слова (16 байт). В качестве
тега используются разряды А0-20 адреса команды. Кэш имеет также три
регистра ICCST, ICADR, ICDAT, которые входят в модель супервизора как
регистры специального назначения с номерами SPR560, SPR561, SPR562.
Регистр управления кэша ICCST содержит бит IEN, указывающий на включенное
или отключенное состояние кэша, поле CMD, в которое может быть записан
код команды обращения к кэшу, биты CCER1-3, которые показывают наличие
ошибок при обращении к кэшу. Записью соответствующего кода в поле CMD
можно включить или отключить кэш, аннулировать его содержимое (очистить
кэш), заблокировать или разблокировать строку или весь кэш (запретить или
разрешить использовать их содержимое ), загрузить строку кэша. Перед
выполнением загрузки или блокировки строки в регистр адреса ICADR
заносится адрес команды, которую следует загрузить или заблокировать в
кэше. Из регистра ICDAT можно считать команду, хранящуюся в кэше, если
предварительно записать ее адрес в регистр ICADR. Таким образом,
используя регистры ICCST, ICADR, ICDAT, можно управлять работой кэша и
контролировать его содержимое, что особенно важно в процессе отладки
программного обеспечения.
Внутреннее ОЗУ емкостью 4 Кбайт может быть расположено в одной из четырех
возможных позиций адресного пространства с начальным адресом $00000000,
$000FF000, $ FFF00000 или $FFFFF000. Выбор позиции задается содержимым
поля LMB в регистре конфигурации памяти МЕММАР, который входит в состав
системного интерфейсного устройства SIU. Режим работы внутреннего ОЗУ
задается содержимым регистра управления SRAMMCR, отдельные биты которого
разрешают или запрещают использование ОЗУ, определяют его использование
для хранения команд-данных или только данных, допускают запись-считывание
или только считывание, разрешают обращение к ОЗУ в режиме супервизора-
пользователя или только супервизора, задают длительность цикла обращения
-1 или 2 такта.
При обращении к памяти или внешним устройствам могут выдаваться сигналы
разрешения выборки CSi#. Эти сигналы формируются блоком выборки
кристаллов (БВК), который работает как аналогичный блок в модуле SIM
микроконтроллеров семейства М683хх. Микроконтроллер МРС505 обеспечивает
формирование 12 сигналов разрешения выборки CS0-11, которые поступают на
выводы портов А, В.
Блок конфигурации и контроля (БКК) содержит регистр SIUMCR, определяющий
