Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
результате команды выполняются не в порядке их выборки из памяти, а по
мере готовности необходимых операндов и исполнительных устройств. Таким
образом, позже поступившие команды могут быть выполнены до ранее
выбранных. Чтобы запись в память результатов происходила в соответствии с
исходной последовательностью поступления команд программы, на выходе
данных включается специальная буферная память, восстанавливающая порядок
выдачи результатов согласно выполняемой программе.
Одновременное параллельное выполнение команд может оказаться невозможным,
если они обращаются к одному регистру. При ограниченной емкости РЗУ
процессора такие случаи могут возникать достаточно часто, что снижает
эффективность работы исполнительных конвейеров. Поэтому в ряде
процессоров вводятся специальные регистровые блоки, дублирующие РЗУ. При
поступлении команд, которые обращаются к одинаковым регистрам РЗУ,
производится их переадресация к дублирующим регистровым блокам -
"переименование" регистров. В результате обеспечивается возможность
одновременного выполнения таких команд, что позволяет реализовать более
эффективную параллельную работу исполнительных конвейеров.
В качестве примера на рис. 1.2 показана типичная суперскалярная структура
процессора с Гарвардской архитектурой, которая реализована в
высокопроизводительных 32-
КЛАССИФИКАЦИЯ МИКРОПРОЦЕССОРОВ. ОСНОВНЫЕ ВАРИАНТЫ ИХ АРХИТЕКТУРЫ И
СТРУКТУРЫ
BPU
Ж
1. Выборка команды 0= КЭШ команд
Устройство управления 2. Декодирование !С (16 Кбайт)
3. Распределение команд =0 IMMU
Ж
Ж
SIU2
Ж
Ж
MIU
ж
л Команды
NJ-------------
Адрес
4. Выполнение команд
Ж
GPR
32x32
ж
Буфер
GPR
12x32
Шина результатов
М
LSU
ш
Шины I операндов
ж
FPU
Ж
Ж
FPR
32x64
И N
N1-V
Ж
Буфер
FPR
8x64
Ж
Блок 5. Буфер результатов
завершения 6. Обратная запись
ж
омми
КЭШ данных ОС {16 Кбайт)
Адрес
А31-0 ^ D63-0
BIU
Контроллер
шины
Рис. 1.2. Типичная суперскалярная структура процессора с Гарвардской
внутренней архитектурой
разрядных микропроцессорах семейства PowerPC, выпускаемых компаниями
Motorola и IBM. Гарвардская архитектура обеспечивается разделением
потоков команд и данных во внутренней структуре процессора путем
использования отдельных блоков кэш-памя-ти IC (кэш-команд) и DC (кэш-
данных). Каждая кэш-память имеет отдельный блок управления MMU (Memory
Managment Unit). В процессоре реализуется 6-ступенчатый конвейер
выполнения команд. Устройство управления содержит три первых ступени
конвейера, реализующие выборку, декодирование и распределение команд по
параллельно работающим исполнительным устройствам. Команды условных
ветвлений поступают на выполнение в блок предсказания ветвлений BPU
(Branch Prediction Unit), который обеспечивает загрузку в конвейер
следующих команд в соответствии с наиболее вероятным направлением хода
программы. Исполнительные устройства сгруппированы в два блока. Блок
целочисленных операций содержит два исполнительных устройства - SIU1 и
SIU2 (Single Instruction Unit)-для простых операций, выполняемых за один
такт, и одно устройство для выполнения сложных операций MIU (Multiple
Instruction Unit), которые занимают несколько тактов. Эти устройства
обслуживаются блоком из 32 регистров общего назначения GPR (General
Purpose Registers). Блок FPU (Floating Point Unit) выполняет операции с
плавающей точкой за несколько тактов. Он обслуживается отдельным блоком
из 32 регистров FPR (Floating Point Registers), которые имеют по 64
разряда. Каждый из регистровых блоков имеет набор дублирующих регистров
(буферы GPR и FPR), которые обеспечивают возможность "переименования"
регистров в случае их одновременного использования несколькими командами,
находящимися на стадии исполнения. Блок LSU (Load-Store Unit) производит
операции загрузки регистров из памяти и записи содержимого регистров в
память. После выполнения операций полученные результаты поступают в блок
завершения, где они накапливаются в специальной буферной памяти, а затем
записываются в кэш-данных или основную память в соответствии с исходной
последовательностью команд программы (процедура обратной записи,
восстанавливающая нормальную последовательность выдачи результатов).
Контроллер шины BIU (Bus Interface Unit) обеспечивает обращение к
системной шине, которая содержит 32-разрядную шину адреса А31-0, 64-
разрядную шину данных D63-0 и многочисленные линии для передачи
управляющих сигналов Схх.
ОСНОВЫ МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ
Рис. 1.3. Классификация современных микропроцессоров по функциональному
признаку
Хотя микропроцессор является универсальным средством для цифровой
обработки информации, однако отдельные области применения требуют
реализации определенных специфических вариантов их структуры и
архитектуры. Поэтому по функциональному признаку выделяются два класса:
микропроцессоры общего назначения и специализированные микропроцессоры
(рис. 1.3). Среди специализированных микропроцессоров наиболее широкое
