Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
Таблица 2.59
Размер страниц и разрядность физического адреса при страничной адресации
памяти
PG РАЕ PSE PS Размер страницы Физический адрес
0 X X X - 32 разряда
1 0 0 X 4 Кбайт 32 разряда
1 0 1 0 4 Кбайт 32 разряда
1 0 1 1 4 Мбайт 32 разряда
1 1 X 0 4 Кбайт 36 разрядов
1 1 X 1 2 Мбайт 36 разрядов
Формат содержимого указателей таблиц и страниц при использовании 32-
разрядных адресов приведен на рис. 2.45. Помимо базового адреса таблицы и
страницы указатели содержат дополнительную информацию, определяющую
порядок их использования. Эта информация задается значениями следующих
битов.
Бит присутствия Р разрешает при установленном значении Р = 1
использование соответствующего раздела или страницы. Если же Р = 0
(раздел или страница отсутствует), то попытка обращения к ним вызовет
исключение типа #PF ("отсутствие доступа к странице"). Отметим, что при Р
= 0 остальные биты указателя могут служить для представления какой-либо
информации, используемой операционной системой.
Бит чтения-записи RJW, бит пользователя- супервизора U/S определяют права
доступа к соответствующим разделу или странице для программ пользователя,
имеющих минимальные привилегии (уровень PL = 3). Если осуществляется
запрос с уровнем привилегий RPL = 3 (программы пользователя), то при
значении U/S = 0 ему запрещается доступ к соответствующему разделу или
странице. Если U/S = 1, то при значении R/W = О разрешается только чтение
раздела или страницы, а при R/W = 1 и чтение, и запись. При запросах с
большими привилегиями (системные программные уровни 0,1,2) допускается
запись и чтение разделов и страниц при любых значениях U/S, R/W.
Биты PWT и PCD указателя используются для управления работой кэш-памяти
при страничной адресации.
Бит обратной записи страниц PWT определяет метод обновления содержимого
кэшпамяти. При PWT = 1 для текущей страницы обновление реализуется
методом сквозной записи, при PWT = 0 - методом обратной записи.
Бит запрещения кэширования страницы PCD запрещает при PCD = 1 загрузку
содержимого данной страницы во внутреннюю кэш-память. При PCD = 0 такая
загрузка разрешена.
Бит PWT и PCD определяют значения сигналов на внешних выходах PWT, PCD
процессора. Бит PCD вместе с входным сигналом KEN управляет работой
внутренней кэш-памяти.
Бит доступа А автоматически устанавливается процессором в состояние А = 1
при обращении к данному разделу или странице для записи или чтения
информации.
Бит модификации D в указателе страницы устанавливается в состояние D = 1
при записи на данную страницу. В указателях таблиц данный бит не
используется (устанавливается в "0"),
Биты А и D используются операционной системой, поддерживающей виртуальную
память, для определения в оперативной памяти разделов и страниц,
содержание которых подлежит замене из внешней памяти. Проверку и сброс
этих битов выполняет операционная система.
Бит размера страниц PS при установленном значении бита PSE = 1 указывает
размер используемых страниц: 4 Кбайт при PS = 0, 4 Мбайт при PS = 1 (если
PSE = 0, то используются страницы по 4 Кбайт при любом значении PS).
ПРОЦЕССОРЫ ОБЩЕГО НАЗНАЧЕНИЯ И СИСТЕМЫ НА ИХ ОСНОВЕ
а)
Линейный адрес
Базовый
адрес
А31-12
Базовый
адрес
А31-12
Базовый
адрес
А31-12
б)
31
22 21
Базовый адрес А 31-12
Базовый
адрес
А31-22
Рис. 2.44. Формирование 32-разрядного физического адреса при страничной
организации памяти для страниц стандартного (а) и расширенного (б)
размеров
РАБОТА ПРОЦЕССОРА В ЗАЩИЩЕННОМ И РЕАЛЬНОМ РЕЖИМАХ
31 12 11 9 8 7 6 5 4 3 2 1 0
Базовый адрес таблицы страниц AVL G PS О А PCD
PWT U/S R/W P
31 12 11 9 8 7 6 5 4 3 2 1 0
Базовый адрес страниц AVL G О D А PCD PWT U/S
R/W P
31 22 21 12 11 9 8 7 6 5 4 3 2 1 0
Базовый адрес страниц Резерви- ровано AVI G PS О А PCD
PWT U/S R/W P
Рис. 2.45. Формат указателей таблицы (а), страницы (б) для страниц 4Кбайт
и указателя страницы для страниц 4Мбайт (в) при 32-разрядном адресе
Бит глобальности G программно устанавливается в состояние "1", чтобы
отметить разделы или страницы, часто используемые при решении данной
задачи. Базовые адреса этих разделов или страниц, загруженные во
внутреннюю буферную память TLB, сохраняются при ее очистке. Подробнее
работа TLB рассмотрена ниже.
Биты 9-11 указателей (AVL на рис. 2.45) зарезервированы для операционной
системы (ОС), которая может использовать их для своих потребностей.
Например, в этих битах может размещаться информация о времени последнего
обращения к данному разделу или странице. Эта информация используется ОС
для определения разделов и страниц, подлежащих замене из внешней памяти.
Если процессор работает в режиме формирования расширенных 36-разрядных
адресов (в регистре CR4 установлено значение бита РАЕ = 1), то процедура
формирования физического адреса несколько усложняется (см. рис. 2.46), В
этом случае вводится дополнительная таблица каталогов, с помощью которой
адресуется каталог разделов (при использовании стандартных страниц 4
