Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
(переименование регистров), эффективное предсказание ветвлений;
• двойная независимая шина, содержащая отдельную шину для обращения к
кэш-памяти 2-го уровня (выполняется с тактовой частотой процессора) и
системную шину для обращения к памяти и внешним устройствам (выполняется
с тактовой частотой системной платы).
Процессоры семейства Р6 имеют следующие характеристики: *
• 32-разрядная внутренняя структура;
• использование системной шины с 36 разрядами адреса и 64 разрядами
данных;
• раздельная внутренняя кэш-память 1-го уровня (L1) для команд и данных
емкостью по 16 Кбайт;
• поддержка общей кэш-памяти команд и данных 2-го уровня (L2) емкостью до
2 Мбайт;
• конвейерное исполнение команд с реализацией 12 ступеней конвейера;
• предсказание направления программного ветвления с высокой точностью;
• ускоренное выполнение операций с плавающей точкой; !
• приоритетный контроль при обращении к памяти (защищенный режим);
• поддержка реализации мультипроцессорных систем;
• наличие внутренних средств, обеспечивающих самотестирование, отладку и
мониторинг производительности.
Эти характеристики позволяют процессорам Р6 эффективно работать с
разнообразным программным обеспечением под управлением операционных
систем MS-DOS, Windows,OS/2, UNIX SVR4, Solaris 2,0, NextStep 486 и ряда
других. Исполняемый код для этих процессоров полностью совместим с кодом
предыдущих моделей микропроцессоров семейства Intel 80x86
(8086,8088,80186,80188,80286,80386,80486,Pentium, Pentium MMX, Pentium
Pro), поэтому для них может использоваться весь объем ранее
разработанного программного обеспечения.
2.1.1. СУПЕРСКАЛЯРНАЯ АРХИТЕКТУРА И ОРГАНИЗАЦИЯ КОНВЕЙЕРА КОМАНД
Общая структура процессоров семейства Р6 показана на рис. 2.1.
Гарвардская внутренняя структура реализуется путем разделения потоков
команд и данных, поступающих от системной шины через блок внешнего
интерфейса в отдельные кэш-память команд и кэш-память данных, размещенные
на кристалле процессора (кэш-память 1-го уровня, L1).
А "7
ПРОЦЕССОРЫ ОБЩЕГО НАЗНАЧЕНИЯ И СИСТЕМЫ НА ИХ ОСНОВЕ
Микрокоманды
Блок предсказания Блок выборки- 256 Кэш-память
ветвлении декодирования команд (L1)
ВТВ DC1 DC2 DC3 Блок трансляции
31 адреса(TLB)
Команды-
-*4*-
/ '4 Адрес
36
Адрес
Блок распределения регистров (RAT)
Шина команд-Шина данных-
Блок изменения последовательное(tm) команд (ROB)
Блок регистров замещения (RRF)
Блок распределения команд (RS)
т
I MIU | } IU1 | IU2 | Fpuj MMX | SSE
S.32
Кэш-память данных (L1)
Блок трансляции адреса(TLB)
Шины данных 2x32 '32
Адрес чтения 32
Адрес записи 32
Данные
-
Буферный блок обращения к памяти (МОВ
7*-------
36
Адрес
32
Данные
Блок внешнего интерфейса (BIU)
-1 Шина кэш-памяти '' 2~го УР°ВНЯ
Кэш-память 2-го уровня(L2)
Сигналы I управления
Данные D[63:0]
Адрес А[35:3], ВЕ[7:0] ,
Системная шина Рис. 2.1. Общая структура процессоров семейства Intel Р6
Блок внешнего интерфейса (BIU - Bus Interface Unit) реализует протоколы
обмена процессора с системной шиной, к которой подключается память,
контроллеры ввода/вывода, другие активные устройства системы, и шиной
кэш-памяти 2-го уровня (L2), реализованной в виде отдельной микросхемы,
размещаемой в общем корпусе (картридже) с микропроцессором. Обмен по
системной шине осуществляется с помощью 64-разрядной двунаправленной шины
данных, 41-разрядной шины адреса (33 адресных линии А35-3 и 8 линий
выбора байтов ВЕ7-0#) и ряда линий для передачи сигналов управления.
Внутренняя кэш-память команд и данных 1 -го уровня (L1) емкостью по 16
Кбайт каждая служит для размещения наиболее часто используемых команд и
данных. Доступ к ним выполняется с частотой, соответствующей тактовой
частоте процессора (сотни МГц). Бла-
СТРУКТУРА И ФУНКЦИОНИРОВАНИЯ ПРОЦЕССОРОВ INTEL Р6
годаря этому существенно повышается производительность процессора за счет
значительного сокращения числа обращений к внешней памяти, которые
выполняются с частотой, определяемой возможностями системной шины
(десятки МГц). Процессоры семейства Р6 содержат также кэш-память 2-го
уровня (L2) емкостью 256 Кбайт, 512 кбайт или 1 Мбайт, которая
изготавливается на отдельном кристалле, но размещается в общем корпусе с
процессором. Ее применение позволяет дополнительно повысить
производительность.
Процессор содержит блок выборки - декодирования, который выбирает из кэш-
памяти команд 32 байт командного кода (строка кэш-памяти длиной 256 бит),
затем производит разделение и декодирование команд. При этом из выбранных
команд выделяются простые команды, для выполнения которых достаточно
одной микрооперации, и сложные команды, требующие выполнения нескольких
микроопераций. К числу простых относятся, например, команды сложения,
вычитания, сравнения, логических операций и ряд других, использующие
решстровую адресацию операндов. Декодирование этих команд производят
декодеры DC1, DC2, формирующие соответствующие микрокоманды. Декодер DC3
