Ядерная электроника - Цитович А.П.
Скачать (прямая ссылка):
Одна из возможных комбинаций входных сигналов S = I; R = 1 является запрещенной, так как в этом случае триггер «не знает», в какое состояние ему переходить, и может остаться в любом. Аналогичным образом работает триггер, составленный из элементов И — HE (рис. 3.22,6).
Возможные состояния ^S-триггера сведены в таблицу истинности (табл. 3.8), а его логическая функция имеет вид
Qn+1 = Sn + RnQn;
RnSn= 0. (3.14)
Рис. 3 22 Асинхронный /?5-триггер на двух схемах ИЛИ — HE (а) и И — HE (б); его условное изображение (б)
142
Таблица 3.8
R S Q Q
0 0 Сохраняется
предыдущее
состояние
0 1 I I I 0
1 0 0 1
1 1 Запрещенное
состояние
\ В ядерной электронике /^S-триггеры широко используют в различных формирователях; они также являются составной частью более сложных интеграль-ньтсхем триггеров.
Синхронный RS-триггер может быть получен из асинхронного подключением к его входам схем И—HE (рис. 3.23,а).
Синхронный ^S-триггер имеет три входа: S' и R также являются установочными; ні С — подается синхронизирующий или тактирующий импульс.
Дл^[ записи в триггер логической единицы или нуля необходимо, чтрбы кроме сигналов 5 = 1 или R = 1 был также равен единице синхронизирующий сигнал (C=I). Сигналы SnR фактически программируют работу схемы, которая срабатывает от переднего фронта сигнала С (рис. 3.23,6). Отметим, что в синхронном RS-триггере одновременное поступление на входы R и S логических
1 также запрещено.
В логической функции синхронного /^S-триггера учитывается влияние синхронизирующего импульса
Q"+l =C (S" +ЖГ). (3.15)
T-Триггер (счетный триггер) построить на интегральных схемах на базе jRS-триггера добавлением управляющих диодов, подобно тому как это сделано в схемах (рис. 3.19,а), трудно. Объясняется это тем, что для нормальной работы триггера в счетном режиме, как отмечалось в предыдущем разделе 3.3.1, необходимы ускоряющие емкости, которые в интегральном исполнении сделать трудно. Иногда роль ускоряющих емкостей выполняют емкости переходов дополнительных каскадов на транзисторах. Нормальная работа подобных схем возможна при правильном выборе длительности управляющих сигналов.
^-Триггеры с потенциальным управлением часто строят по двухступенчатой схеме, состоящей из двух синхронных ^’-триггеров: основного и вспомогательного (рис. 3.24,а). Основной триггер обозначается M (master), а вспомогательный — S (slave), и схемы такого рода относят к MS-типу. В рассматриваемой схеме Г-триггера информативный сигнал поступает на вход С, изменяет состояние
?¦
S-
R-
a =
-TL-P-TLTL _
S Q Ti
R
Ю «)
Л
ё
Рис. 3.23. Синхронный RS-тритгер (а), временные диаграммы его работы (б) ¦и условное изображение (в)
143
M S
IV _П_П ! П 1 п п п О I
Il 1| Il Il Ii і I ~Ir-LT-LTI і и і LT-Lrr — і
її и її її 11 її M Ii І і I Il I j Il 1. t
Ij и -І Г і і і uHl I I I I -MI Г — t
!J 1 I I -11 I M і I Ir+ t I
I I I -н Ii I I I I I I Il I Il I |-П I Г І
І>0 tl ^
Рис. 3.24. Счетный триггер типа MS (а), временные диаграммы (б), условное изображение (в)
основного триггера (Af), затем новое состояние (Af) с некоторой задержкой передается во вспомогательный триггер (S), который в свою очередь определяет прохождение следующего сигнала через один из входов R, S основного триггера. Связи между триггерами M и 5 и задержки выполнены такими, что всегда управляющие сигналы поступают только на один из входов (S или /?) каждого из триггеров, чем и обеспечивается надежность работы. Рассмотрим подробнее работу схемы, пользуясь временными диаграммами, приведенными па рис. 3.24,6.
Инвертор B5 управляет работой схем И — HE B3 и B4; и в том случае, когда па выходе инвертора C=I, состояние основного триггера переписывается во вспомогательный. Поэтому после каждого входного сигнала оба триггера находятся в одинаковом состоянии. На временных диаграммах в момент t0 триггеры находятся в исходном состоянии: Q' = 0; Q = O. Из-за перекрестных связей на входах 5 = 1 и R — 0, поэтому при поступлении входного импульса (C=I) в MOMtMiT /1 состояние основного триггера изменится и станет равным Q'--1. Вспомогательный триггер пока будет оставаться в прежнем положении (Q = O), так как на выходе инвертора C = O. B1 момент окончания входного сигнала t2 на выходе инвертора C= 1 и состояние основного триггера (S'=l; Rf=O) перепишется
ito вспомогательный; в интервале t2—h Q/==l и Q=I. При поступлении второго сигнала (/з) 5 = 0; R = 1; поэтому при C= 1 вспомогательный триггер переходит в исходное состояние Q7=O. Дальнейшая работа схемы протекает аналогично. Нетрудно увидеть,, что \состояние всей схемы изменяется после каждого входного импульса, т. е. схема работает как двоичная пересчетная ячейка.
Запись числа в основной триггер и его передача во вспомогательный происходят во время нарастания и спада входного сигна--ла; при этом на передачу информации между элементами схемы требуется некоторое время. Учет возникающих в схеме задержек показывает, что для надежной работы необходимо, чтобы длительность входного импульса была не менее ЗтСр (тСр — среднее время: распространения сигнала в элементе) и чтобы во время записи в основной триггер (при C=I) инвертор формировал уровень C=O, блокирующий перезапись информации раньше, чем именится состояние основного триггера (тНЕ <2тср).
