Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
требуемую конфигурацию, таки данные, поддерживающие выбранную
конфигурацию. Все данные будут в дальнейшем автоматически
трансформироваться в требуемые управляющие слова программного
обеспечения.
Для разработки конфигурации системной логики (CSL) САПР также
обеспечивает удобный интерактивный механизм выбора составных фрагментов и
способа их объединения. Фрагменты могут браться либо из состава системной
библиотеки САПР (порты, счетчики, сумматоры и др.), либо импортироваться
из других САПР. Настройка параметров фрагментов и их объединение
осуществляются путем задания для блочного (интерфейсного) отображения
фрагментов имен соединяющих цепей (сигналов в будущем описании
конфигурационной части кристалла на языке VHDL).
Аналогично решаются и вопросы интерфейсной части проекта.
После запуска САПР Тriscend FastChip пользователь получает доступ к
проектному окну. Используя это окно, он должен задать тип целевого
кристалла и дать имя создаваемому проекту. Далее разработчик переходит к
работе в основном окне САПР Triscend FastChip. Помимо традиционной панели
инструментов у разработчика появляется доступ к трем интерактивным
областям: области предопределенных ресурсов МП-ядра (таймерам,
контроллеру прерываний и т. д.), области ресурсов программируемой логики
(CSL) и области программирования контактов ввода/вывода. Кроме того,
действия проектировщика находят отражение в области оценки затрат на
реализацию проекта (число используемых ячеек, контактов и селекторов
ввода/вывода).
Дальнейшие действия проектировщика связаны с необходимостью определения
условий тактирования кристалла и особенностей реализации интерфейса с
загрузочной памятью (памятью конфигурации и программного кода МП). Для
тактирования проектировщик может выбрать один из альтернативных
вариантов: использование внутреннего генератора (невысокой стабильности),
внешнего генератора или внешнего кварцевого резонатора. Кроме того,
возможно определение имен внутренних буферизирующих каскадов, которые
впоследствии могут использоваться для тактирования тех или иных
фрагментов в области ресурсов программируемой логики (CSL). Для
подключения внешней памяти (external memory) необходимо определить
параметры интерфейсного блока (Memory Interface Unit) - реально требуется
задать объем БИС параллельной памяти (в диапазоне от 256 Кб до 16 Мб).
Следующим шагам на этом этапе является выбор ресурсов из числа
предопределенных ядром МП для кристалла ТЕ. Вызвав выбранный ресурс,
проектировщик получает доступ к управляющим полям ресурса, включая как
требуемые режимы работы, так и необходимые загружаемые инициализирующие
данные. Результатом работы является создание инициализирующих подпрограмм
для программ начальной установки микроконтроллерного ядра. В любой момент
времени можно контролировать воздействие установок проектировщика на
инициализиционный файл (Initialization File), вызвав просмотр заголовка
(View Header).
907
ПРОЕКТИРОВАНИЕ МПС
Содержание очередного шага сводится к спецификации требуемых ресурсов
конфигурируемой системной логики (CSL). Построение пользовательской
конфигурации этой области кристалла может строиться с привлечением
элементов двух типов. Проектировщик может пользоваться библиотечными
элементами САПР Triscend FastChip и элементами, импортируемыми из других
САПР. Библиотечные элементы Triscend FastChip охватывают достаточно
широкий диапазон обычно требуемых устройств и включают элементы и узлы
стандартной микропроцессорной периферии (параллельные и последовательные
порты, блоки памяти, расширители прерываний и т. д.), типовые
вычислительные узлы (счетчики, регистры, сумматоры и т. д.). Наличие в
составе библиотеки программируемых элементов типа LUTs (Look-Up Tables) и
триггеров, совпадающих по структуре с конфигурируемыми логическими
элементами FPGA, создает предпосылки для разработки проектировщиком любой
конфигурации системной логики кристалла. Следует подчеркнуть, что
проектирование на уровне этих элементов соответствует уровню ассемблерных
программ без использования подпрограмм. Очень трудоемкий процесс, но с
контролируемым и предсказуемым результатом.
Другой вариант состоит в использовании импорта из других САПР.
Возможность использования компиляторов других САПР определяется
"информированностью" этих САПР о структуре логических элементов FPGA
Тriscend. В настоящий момент фирмой "Triscend" разработана стыковка с
двумя САПР. Один вариант соответствует схемотехнической форме
спецификации проектов в САПР фирмы OrCAD (подразделение корпорации
"Cadence"), а другой - языковой форме проектной спецификации в пакете
FPGA Express САПР фирмы "Synopsys" (язык Verilog HDL). Передача
информации из этих САПР осуществляется путем формирования файлов
стандарта EDIF 2.0.0. В будущем следует ожидать расширения состава таких
библиотек и, как следствие, возможность привлечения САПР других фирм.
Для функционального моделирования аппаратной части кристалла
