Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
состояния автомата в текущий момент времени. Внутри каждого варианта
определяется состояние перехода и значения выходных сигналов, формируемых
в соответствии с входными условиями. Состояние перехода из текущего
состояния в следующее осуществляется с помощью оператора назначения
переменной next_sreg нового значения. В тех случаях, когда переход из
текущего состояния зависит от внешних сигналов, этот оператор назначения
входит в состав условного оператора, логическое выражение которого
совпадает с последовательностью условий, встречающихся на соответствующих
путях переходов на схеме алгоритма. Аналогично определяются и выходные
сигналы, вырабатываемые на переходах и задающие исполняемые в других
блоках операции.
899
ПРОЕКТИРОВАНИЕ МПС
Этап 4. Компиляция проекта и основные параметры устройства
После создания всех фрагментов проекта и схемы проекта в целом
выполняется его компиляция. Необходимость иметь буферное ОЗУ и требуемый
объем ОЗУ (реализацИя ОЗУ в форме совокупности отдельных D-триггеров
потребовала бы значительных логических затрат) предопределила
целесообразность выбора в качестве основы реализации БИС ПЛ семейства
FLEX 10К (с организацией памяти конфигурации в форме SRAM). Ориентация
памяти конфигурации на память типа SRAM заставила ввести в состав
устройства специальную БИС ПЗУ, хранящую загружаемую при выключении
питания память конфигурации. После успешной компиляции был получен файл
отчета (*.rpt), показавший, что данный проект далеко не полностью
использует возможности, предлагаемые самым младшим представителем
семейства 10К БИС EPF10K10TC144. Общие затраты БИС (по числу логических
ячеек) на реализацию проекта компилятор определил всего как 17%. Правда,
на реализацию модуля ОЗУ компилятор использовал 66% имеющихся у БИС
ресурсов. Число задействованных контактов ввода/вывода составляет 62, что
не позволило остановиться на предыдущем типоразмере корпуса БИС.
Этап 5. Тестирование проекта
Тестирование проекта также выполнялось средствами САПР МАХ + PLUS II.
Созданная тестовая последовательность должна была проверять лишь ключевые
моменты работы разработанного устройства. Результаты моделирования
приведены на рис. 8.19. Дадим пояснения основным фрагментам
моделирования.
Системное время - в интервале от 0 до 0,075 мкс. Режим начального сброса
устройства. Проверка всех возможных исходных ситуаций перед сбросом
весьма громоздка и в данном примере эти варианты из соображений большого
объема не включены.
Системное время - в интервале от 0,075 до 0,2 мкс. Моделирование
появления внешнего сигнала запроса (ReqADC) на запись в ОЗУ блока данных
от АЦП. Для сокращения временной диаграммы моделирование осуществлялось
для упрощенной схемы (сигнал Мах формируется после записи всего четырех
адресов).
В интервале системного времени от 0,15 до 0,45 мкс в ответ на сигнал
запуска цикла аналого-цифрового преобразования (StartADC) АЦП выставил
сигнал готовности данных (ReadyADC), и это служит основой для записи в
ОЗУ по адресу 00 данных, равных АВ и 2 (здесь, как и далее, значения всех
адресов и данных будут даны в шестнадцатиричной системе счисления).
От значения системного времени 0,45 до значения 1.75 мкс выполняется еще
три записи в ОЗУ данных: (CD 3), ( F5 1) и (7Е 2) по адресам ОЗУ 1, 2 и
3.
Ввиду аппаратной независимости записи в ОЗУ и работы периферии МК
одновременно с моделированием записи блока данных в ОЗУ осуществлялось
моделирование:
• фиксации в момент системного времени 0,45 мкс старшей части адреса
внешнего ПЗУ -по сигналу ALE фиксировалось на выходе 8-разрядного
регистра АВ значение 55, выставленное на шине данных МК;
• фиксации в момент системного времени 1,3 мкс в триггерах порта РА
значения С4 (следствие появления сигнала nWR при условиях Р2_6 Р = 1,2_7
= 0, АО = 0 и А1 = 0);
• фиксации в момент системного времени 1,625 мкс в триггерах порта РВ
значения В9 (следствие появления сигнала nWR при условиях Р2_6 Р = 1,2_7
= 0, АО = 1 и А1 = 0). Когда системное время достигло значения 1,75
мкс.автомат выставил сигнал о готовности данных в буфере (ReadyData) и
перешел в режим ожидания блока сигналов считывания из буферного ОЗУ в МК.
В ответ на сигналы nRDc соответствующими значениями сигналов Р2_6 и Р2_7
в интервалы системного времени(2,0 2,325), (2,675 3,05), (3,575 3,9),
(4,325 4,75), ( 5,15 5,575), (5,85 6,25), (6,65 6,950) и (7,275 7,675)
осуществляется выдача Данных, сохраненных в буферном ОЗУ, на шину
данныхМК.
900
MAX+pius II 9.0 Fite. U:\SAPR\KUPRUAN\EXAMPL\MAXCONTU.SCF Date: 10/13/00
17:25:58 Page: 1
Name:
[I] Race* '
(П clock [I] ReqADC [I] Ready ADC (I) nRD [B]m:164|sreg [I] data(7..0]
[O}data0 [OJdatal
(0]data(7..0] [В]а"1Ц7..0) |0]StartADC [OJReedyOatal
[1] atADqg.^]' [I] atADC{1.,0] [I] P2_7 111 P2_6 [Olpef7..01 [О1РЧ7..01 M
PCJ7..0]
[I] nWR П1 ALE [O1ABR..0]
[I] A1
И AO
125.0ne 250.One 375. One 500.0ne в25.0пе 750.0ns 875.0ns
I.Ous
1.125us 1-2Sus 1.375us
