Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
Т0_
TI
ADuC 8П2
ADC
CPI core
Flash
Memory
Timer
DMA (ADC)
Port 2 8 .....
Ram
TT
Control
Unit
ЕРХ 10КЮ
Reg BD Reg A
t ?
I -О Г"1"'
Reg С Reg В
EEPROM
config
Port A --"
Рис. 8.14. Вариант реализации проекта на БИС ADuC812 и БИС ПЛ ЕРХ10К10
AT 89С51
Ain I Ain 2
MUX
ADC
EEPROM
config
RAM
AvtRAM
Reg С
IL.
ir*
и ЕРХ I0K10 ~n
RegBD
Reg A -гт
Reg В
Рис. 8.15. Вариант реализации проекта на БИС АТ89С51 и БИС ПЛ ЕРХ10К10
891
ПРОЕКТИРОВАНИЕ МПС
8.12.2. ПРОЕКТИРОВАНИЕ БИС ПЛ
Этап 1. Формирование требований на проектирование БИС ПЛ К основным
требованиям следует отнести:
• объем буферного ОЗУ 256 десятиразрядных слов;
• запись в ОЗУ осуществляется блоками (с чередованием данных от различных
каналов) по запускающему сигналу RequstADC, формируемому внешней средой;
• после завершении записи блока оцифрованных данных во внутренний буфер
ПЛ информирует МК об этом, выставляя сигнал ReadyData;
• сигнал ReadyData является источником прерывания для МК;
• чтение данных из буферного ОЗУ ПЛ осуществляется по инициативе МК путем
последовательного считывания сначала восьми, а затем двух битов данных;
• помимо работы с буферным ОЗУ БИС ПЛ должно поддерживать формирование
адреса для внешнего ПЗУ команд МК (Reg_BD);
• БИС ПЛ реализует функции двух выходных 8-разрядных портов (Reg_A и
Reg_B) и одного входного 8-разрядного порта (Reg_C).
Перечисленные выше пункты ТЗ предопределяют основные блоки проектируемой
БИС и их взаимодействие. Блочная схема устройства приведена на рис. 8.16.
Функциональное назначение блоков следует из их названий. Схема укрупненно
отображает следующие процессы:
запись данных от МК (Data[7..0]) по сигналу ALE в регистр адреса ПЗУ
команд; запись данных от МК по сигналу WR (при установленных в "1" 6-го и
7-го разрядов порта Р2 МК) в зависимости от адреса АО А1 в порт РА или
РВ;
чтение данных в МК по сигналу RD (при установленных в "1" 6-го и 7-го
разрядов порта Р2 МК) при адресе не АО и А1 из порта РС;
запись блока данных от аналого-цифрового преобразователя в буферное ОЗУ;
считывание данных из буферного ОЗУ в МК;
готовность ПЛ к передаче данных индицируется сигналом ReadyData.
Этап 2. Разработка общей структуры операционного блока Нетрудно видеть,
что для реализации рассматриваемого устройства из состава библиотеки
выбранной САПР можно использовать следующий набор библиотечных пара-
метризируемых модулей (LPM):
• два блока ОЗУ (LPM_RAM_DQ) с организацией 256x8 и 256x2;
• 8-разрядный счетчик адреса ОЗУ (LPM_COUNTER);
• три модуля триггеров типа D (LPM_DFF), организованных в 8-разрядные
регистры. Понятие параметризированных модулей соответствует возможности
настроить выбранный библиотечный элемент на определенный режим
функционирования, на определенную разрядность данных, их полярность и т.
д. В качестве 8-разрядных регистров можно использовать и специально
разработанные блоки на базе примеров, описанных выше.
Структурная схема устройства, включающая эти операционные блоки и
автомат, управляющий считыванием и записью кода из ОЗУ, может приобрести
вид, приведенный на рис. 8.17. Кроме указанных выше базовых блоков в
схеме присутствует ряд дополнительных элементов. Условные обозначения
всех элементов схемы соответствуют стандарту, принятому в САПР МАХ + PLUS
II. Необходимость введения дополнительных элементов (инверторов, D-
триггеров и схем И) диктуется требованиями временной или аппаратной
совместимости отдельных блоков схемы. Более подробные пояснения будут
приведены в следующем разделе, поскольку этапы разработки операционной
части и устройства управления операционными элементами тесно связаны и
обычно выполняются итерационно.
892
ПРИМЕР АВТОМАТИЗИРОВАЖОГО ПРОЕКТИРОВАНИЯ ЦИФРОВОГОУСТРОЙСТВАС
ИСПОЛЬЗОВАНИЕМ ЯЗЫКОВ ОПИСАНИЯ АППАРАТУРЫ
DATA ADC
Ready ADC Request ADC
Port С
R2_6
R2_7
WR
RD
A1
AO
ALE
ОЗУ
WE
счетчик
адреса
RegAdr IncAdr
AvtRAM
Reg С
Управление
выборкой
^ Reg A
^ Reg В
Reg BD
Data [7..0] READY DATA
Port A
Port В
Port RB
Рис. 8.16. Блок-схема устройства, принятого в качестве примера для
проектирования средствами
САПР
Этап 3. Описание работы управляющего автомата
При разработке поведения управляющего автомата необходимо учесть, что
функционирование устройства определяется силталом CLOCK и происходит
асинхронно относительно внешнего устройства, управляющего чтением и
записью в ОЗУ и относительно другого внешнего устройства, запрашивающего
и принимающего информацию в последовательной форме.
При выборе из библиотеки САПР в качестве ОЗУ-модулей типа LPM_RAM_DQ (т.
е. с раздельными шинами чтения и записи данных) и при его настройке на
асинхронный режим работы исчезает целый ряд проблем. Во-первых, нет
необходимости введения элементов, разделяющих данные для записи и
считывания. Во-вторых, существенно упрощается организация синхронизации
работы управляющего автомата при записи данных в ОЗУ с асинхронно
работающим АЦП.
Возможный алгоритм работы устройства управления разрабатываемого
