Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
Тristate/MUX).
Контактная
Столбец
площадка
gO О О О | О О О и :
и
Логическая
ячейка
И
повторителей
Строка
Рис. 7.33. Структура FPGA, используемой в микросхемах семейства FPSLIC
808
СБИС ПРОГРАММИРУЕМОЙ ЛОГИКИ ТИПА "СИСТЕМА НА КРИСТАЛЛЕ"
Перечисленные режимы, как видно, ориентированы на проекты с интенсивными
вычислениями, такие как реализация цифровых фильтров, быстрых
преобразований Фурье, конвольверов, криптографических алгоритмов и многих
других мультимедийных задач. На основе блока FPGA реализуются и
общеупотребительные интерфейсные функции (UARTs, PCI и др.).
Топологически логическая ячейка трактуется как восьмиугольник и с восемью
ближайшими соседями она имеет прямые связи (Direct Connects), проходящие
по матрице ячеек в ортогональных и диагональных направлениях. Благодаря
прямым связям, в частности, строятся ультрабыстродействующие матричные
множительные устройства.
Массив FPGA имеет шесть внешних и две внутренних линии тактирования. Для
внутренних линий тактирования источником сигналов служит ядро AVR, причем
одна из этих линий принадлежит системной линии тактирования
микроконтроллера, а вторая может быть запрограммирована на соединение с
одним из нескольких источников тактовых сигналов, генерируемых внутри AVR
(таймеров и др.).
Ядро АТ40К имеет свою статическую память, называемую FreeRam. Время
доступа к данным этой памяти составляет 10 не. Благодаря наличию FreeRAM
функции памяти в создаваемых на основе FPGA устройствах реализуются без
затрат логических ресурсов FPGA. Возможны различные варианты организации
памяти FreeRAM: синхронный или асинхронный, одно- или двухпортовый для
RAM, FIFO и др. Варианты организации создаются инструментальными
средствами макрогенерации функций.
Система межсоединений элементов FPGA иерархична и включает в себя
локальные шины и экспресс-шины. С восемью ближайшими соседями, как уже
отмечалось, логические ячейки имеют прямые связи. Сегменты локальных шин
покрывают расстояния в четыре ячейки, экспресс-шин - в восемь. Шины
соединяются через повторители (Repeaters), подключаемые к двум соседним
сегментам. Повторители регенерируют сигналы и выполняют также некоторые
функции их коммутации. В системе межсоединений используются
программируемые пасс-вентили (Pass gates), с помощью которых формируются
шины с тремя состояниями.
Интерфейс FPGA с ядром AVR предусматривает для FPGA 16 входных линий
декодированного адреса от AVR, 16 выходных линий запросов прерываний с
различными приоритетами для AVR. Таким образом, каждому устройству,
реализованному в FPGA и имеющему адрес в адресном пространстве
ввода/вывода AVR, придается возможность иметь собственный запрос
прерывания.
Кроме того, AVR определяет направление передачи данных, посылая для FPGA
сигналы стробов чтения и записи. Эти сигналы управляют двунаправленной
шиной данных, образуемой из линий Express Lines системы межсоединений
FPGA. Таким образом, ядро микроконтроллера взаимодействует с
устройствами, созданными в FPGA, принципиально подобно тому, как обычно
процессор взаимодействует с внешними устройствами.
Для функций заказной периферии, реализуемой в FPGA, существует
макробиблиотека, что существенно упрощает проектирование. Автоматическая
генерация макросов, которую способна выполнять FPGA АТ40К, минимизирует
также риски проектирования, так как дает возможность пользоваться уже
хорошо проверенными схемными решениями.
Другой аспект взаимодействия AVR и FPGA состоит в том, что они имеют
общий доступ к двухпортовой памяти SRAM с временем доступа 15 не (рис.
7.34). Между FPGA и AVR размещены 36 Кбайт этой памяти, которая в первую
очередь используется микроконтроллером, подсоединенным к одному из
портов, для хранения команд и данных. Порт, подсоединенный к FPGA,
используется во время загрузки конфигурации, чтобы загрузить память
программ и память данных микроконтроллера. FPGA может обращаться к SRAM
одновременное AVR. Разделяемая память позволяет реализовать различные
варианты буферного обмена между FPGA и AVR (буферы FIFO, LIFO или др.).
809
ПРОГРАММИРУЕМАЯ ЛОГИКА И ЕЕ ПРИМЕНЕНИЕ В МИКРОПРОЦЕССОРНЫХ СИСТЕМАХ
Рис. 7.34. Использование внутренней памяти ядрами FPGA и AVR микросхем
семейства FPSLIC
У порта SRAM, подключенного к FPGA, нет сигнала разрешения чтения, т. е.
чтение данных для FPGA всегда разрешено. Для предотвращения конфликтов
при обращениях FPGA и AVR в одно и то же время к одному и тому же адресу
требуется позаботиться о логике арбитража (чаще всего специальный
управляющий регистр микроконтроллера при необходимости ограничивает
доступ к памяти со стороны FPGA).
Важная особенность микросхем семейства FPLIC - способность реализовать
концепцию кэш-логики (Cache Logic), впервые введенную фирмой "Atmel".
Понятие кэш-логики отражает достижения в области развития адаптивных
систем. Кэш-логика позволяет производить полное или частичное
реконфигурирование системы "на лету", без потери имевшихся данных и
