Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
синхронизацию сигналов разрешения или запрещения буфера.
Рис. 7.30. Схема блоков ввода/вывода семейств Virtex и VirtexE
804
СБИС ПРОГРАММИРУЕМОЙ ЛОГИКИ ТИПА "СИСТЕМА НА КРИСТАЛЛЕ"
Блоки ввода/вывода могут обеспечивать интерфейс шины PCI с частотой до 66
Мгц.
Блоки ввода/вывода семейств Virtex и VirtexE способны воспринимать и
вырабатывать сигналы, отвечающие широкому спектру стандартов на
интерфейс: LVTL; LVCMOS2; PCI3.3V; PCI5,0V; GTL; GTL+; HSTL 1,11,111;
SSTL3 1,11; SSTL21,11; СТТ; AGP. Для конфигурации буферов,
соответствующей тому или иному стандарту, в некоторых случаях требуются
определенные значения двух внешних напряжений: VCCO и VREF. Входной буфер
воспринимает пороговое напряжение VREF. Уровень сигнала логической
единицы для большинства стандартов интерфейса зависит от напряжения VCCO.
Оба напряжения задаются на контактах микросхемы и обслуживают группу
блоков ввода/вывода, называемую банком. Для всех БВВ данного банка
напряжения идентичны, поэтому существуют ограничения на стандарты
интерфейса у близко расположенных контактов. Внутри банка могут быть и
разные стандарты интерфейса, если они требуют одних и тех же напряжений
VCCO и VREF. В качестве входных для напряжений VREF могут быть
запрограммированы определенные пользователем внешние выводы. В
микросхемах Virtex и VirtexE организовано по восемь банков (по два на
каждую сторону кристалла).
Основой конфигурируемого логического блока КЛБ семейств Virtex и VirtexE
(рис. 7.31) являются четыре логические ячейки ЛЯ (LCs, Logic Cells). В
каждой логической ячейке имеется четырех входовый функциональный
преобразователь табличного типа LUT, логические схемы переноса и
управления и триггер (регистр) типа D. КЛБ делится на две идентичные
секции (Slice 1 и Slice 2), схема одной из секций раскрыта на рисунке.
Величины G1-G4 и F1-F4-это аргументы функций Y иХ, вырабатываемых
преобразователями LUT. Выходные сигналы от преобразователей могут
передаваться прямо на выход КЛБ или на вход триггера типа D. Имеющиеся в
логических ячейках специальные логические схемы позволяют комбинировать
выходы нескольких функциональных преобразователей для получения любых
функций пяти и шести аргументов и некоторых функций большего числа
аргументов, а также мультиплексоров размерностью до 8 - 1.
Рис. 7.31. Схема конфигурируемого логического блока микросхем семейств
Virtex и VirtexE
805
ПРОГРАММИРУЕМАЯ ЛОГИКА И ЕЕ ПРИМЕНЕНИЕ В МИКРОПРОЦЕССОРНЫХ СИСТЕМАХ
Ресурсы памяти функциональных преобразователей секции можно использовать
как синхронную статическую память SRAM с организацией 16x2 или 32 х 1 или
как двухпортовую синхронную SRAM с организацией 16x1 или для образования
16-разрядного регистра сдвига.
Специальные логические схемы выработки сигналов переноса упрощают и
ускоряют воспроизведение арифметических функций. Ресурсы одной ЛЯ
позволяют реализовать в ней схему разряда полного сумматора.
Предусмотрены и специальные логические элементы для построения из ЛЯ
множительных устройств.
Триггер типа D программируется в вариантах управления фронтом или
защелки. Информационный вход триггера подключается к выходам
функциональных преобразователей или же прямо ко входам секций (входы BY,
ВХ). Помимо сигналов Clock и Clock Enable каждая секция имеет синхронные
сигналы сброса и установки триггеров.
В каждом КЛБ имеются два буфера с третьим состоянием, способные работать
на внешние шины.
При работе микросхем большинство сигналов передается через основную
систему межсоединений (General Purpose Routing). Линии связей этой
системы расположены в горизонтальном и вертикальном каналах трассировки
между строками и столбцами КЛБ. Ресурсы этой системы следующие.
• Переключательный блок у каждого КЛБ, обеспечивающий ему доступ к
трассам основной системы межсоединений.
• По 24 линии передач сигналов от ПБ к соседним ПБ в каждом из четырех
направлений.
• 96 буферированных линий передач сигналов между ПБ от одного к другому
через шесть
блоков в каждом из четырех направлений. Сигналы поступают на эти линии
только в их концах и доступны в концах линий или в их серединах (на
расстоянии трех блоков от источника). Треть этих линий двунаправленные,
остальные однонаправленные.
• 12 длинных линий, буферированных, двунаправленных, передающих сигналы
по всей схеме (по всей высоте или ширине кристалла) с малыми задержками.
Кроме системы основных соединений микросхемы имеют ресурсы VersaRing, о
которых уже говорилось, а также глобальные и специальные ресурсы.
Глобальные ресурсы используются для распределения синхросигналов и других
сигналов, поступающих на большое число приемников, а специальные - для
распространения сигналов переноса и т. п.
Микросхемы семейств Virtex и VirtexE воспринимают все команды,
специфицированные в стандарте IEEE 1149.1 интерфейса JTAG.
7.7.3. СБИС ПЛ КЛАССА "СИСТЕМА НА КРИСТАЛЛЕ"
С БЛОЧНОЙ АРХИТЕКТУРОЙ
В СБИС ПЛ класса "система на кристалле" с блочной архитектурой выделяются
