Научная литература
booksshare.net -> Добавить материал -> Физика -> Александров Е.К. -> "Микропроцессорные системы" -> 452

Микропроцессорные системы - Александров Е.К.

Александров Е.К., Грушвицкий Р.И., Купрянов М.С., Мартынов О.Е. Микропроцессорные системы — Спб.: Политехника, 2002. — 935 c.
ISBN 5-7325-0516-4
Скачать (прямая ссылка): mikroprocessorniesistemi2002.djvu
Предыдущая << 1 .. 446 447 448 449 450 451 < 452 > 453 454 455 456 457 458 .. 528 >> Следующая

Каждый БВВ содержит двунаправленный буфер и триггер (регистр), который
может быть входным, выходным или входить в состав двунаправленной линии.
БВВ обеспечивает поддержку интерфейса JTAG с возможностями периферийного
сканирования для тестирования и конфигурирования микросхемы, имеет
управляемую крутизну фронтов, формируемых буферами сигналов, и управление
третьими состояниями буферов. Имеется опция Турбо-бита, т. е. его
программирование на быстрый или экономичный режим работы схемы.
Микросхемы семейства APEX выпускаются в вариантах с напряжением питания
2,5 В (вариант 20К) и 1,8 В (вариант 20КЕ). При этом напряжения питания
для периферийных элементов, обеспечивающих передачу сигналов во внешние
цепи, могут составлять 1,8; 2,5 или 3,3 В.
Семейства СБИС ПЛ Virtex и VirtexE фирмы "Xilinx" - FPGA с триггерной
памятью конфигурации (SFRAM-based), заявленные фирмой как "истинные
программируемые системы на кристалле". Семейство Virtex с напряжением
питания 2,5 В выпущено в конце 1998 г., семейство VirtexE с напряжением
питания 1,8 В и более высоким уровнем интеграции - несколько позднее. Оба
семейства имеют мегавентильный уровень интеграции, блоки встроенной
памяти большой емкости и работают на системной частоте до 200 МГц.
Основные технологические параметры: минимальный технологический размер
802
СБИС ПРОГРАММИРУЕМОЙ ЛОГИКИ ТИПА "СИСТЕМА НА КРИСТАЛЛЕ"
Рис. 7.28. Архитектура микросхем семейств Virtex и VirtexE
0,22 мкм, пять слоев металлизации. Число пользовательских выводов у
корпусов микросхем для разных представителей семейства составляет от 180
до 804. Эффективная система межсоединений согласно данным фирмы,
обеспечивает достижимый процент использования вентилей до 90 даже в
сложных проектах. Линии ввода/вывода программируются на 15 стандартов
интерфейсных сигналов. Реализуется интерфейс для шины PCI, работающей на
частотах 33 или 66 Мгц.
Общий план кристаллов микросхем Virtex и VirtexE показан на рис. 7.28.
Сердцевина схемы - матрица блоков, основу которых составляют
конфигурируемые логические блоки КЛБ (CLB, Configurable Logic Blocks) и
переключательные блоки ПБ (GRM, Global Routing Matrix). В совокупности
КЛБ и ПБ составляют так называемый VersaBlock. Переключательный блок
содержит набор программируемых ключей на пересечениях горизонтальных и
вертикальных линий каналов трассировки, таким образом, VersaBlock имеет
как средства логической обработки данных, так и средства локальной
трассировки, обеспечивающие коммутацию КЛБ (рис. 7.29). Как видно из
рисунка, VersaBlock обеспечивает связи трех типов: 1) межсоединения в
составе КЛБ и между КЛБ и ПБ;
2) внутренние обратные связи для КЛБ, позволяющие подавать выходные
сигналы КЛБ к табличным функциональным преобразователям этого же КЛБ с
малыми задержками;
3) прямые связи, соединяющие горизонтально-смежные КЛБ без использования
ПБ, что ускоряет передачу сигналов.
Versa Riny.
Прямые связи с соседними КЛБ
Рис. 7.29. Схема блока VersaBlock семейств Virtex и VirtexE
ПРОГРАММИРУЕМАЯ ЛОГИКА И ЕЕ ПРИМЕНЕНИЕ В МИКРОПРОЦЕССОРНЫХ СИСТЕМАХ
Иерархическая система межсоединений семейств Virtex и VirtexE сохранила
многие черты, традиционные для фирмы "Xilinx", но имеет и своеобразные
особенности, в частности, систему коммутации, названную VersaRing, дающую
дополнительные возможности межсоединений в периферийной области
кристалла. Благодаря этой системе облегчается взаимозаменяемость выводов
микросхемы и их размещения по тем или иным цепям конфигурируемой схемы.
Такие возможности могут обеспечивать сохранение прежних печатных плат при
модификациях внутренней структуры СБИС.
На периферии кристалла располагаются блоки ввода/вывода (lOBs), а в углах
- схемы DDL (Digital Delay Loops), назначение и функционирование которых
аналогичны рассмотренным для блоков PLL семейства АРЕХ20К/КЕ несмотря на
иное название блоков.
Блоки ввода/вывода имеют и тракт ввода, и тракт вывода сигнала, так что
подключенные к ним контактные площадки могут быть использованы как входы
или выходы в зависимости от программирования блока (рис. 7.30). Через
тракт ввода входные сигналы передаются во внутренние цепи микросхемы либо
непосредственно, либо с запоминанием триггером, тип которого можно
выбрать из числа возможных вариантов (управляемый фронтом, защелка). В
цепь информационного входа триггера включен программируемый элемент
задержки, который при необходимости позволяет исключить нарушение условий
предустановки или выдержки сигналов, соблюдение которых обеспечивает
работоспособность схемы.
Тракт вывода содержит буфер с третьим состоянием, выводящий сигналы на
контактную площадку КП. Выходные сигналы могут быть поданы на вход буфера
непосредственно от комбинационных цепей выработки логических функций или
через триггер, тип которого также может быть выбран из числа имеющихся
вариантов. Управление третьим состоянием может осуществляться как от
комбинационных логических схем, так и через триггер, который обеспечивает
Предыдущая << 1 .. 446 447 448 449 450 451 < 452 > 453 454 455 456 457 458 .. 528 >> Следующая

Реклама

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed

Есть, чем поделиться? Отправьте
материал
нам
Авторские права © 2009 BooksShare.
Все права защищены.
Rambler's Top100

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed