Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
асинхронных).
Установка и сброс триггера возможны от асинхронных сигналов PRn и CLRn,
кроме того, возможен сброс от глобального сигнала GCLR при
соответствующем программировании мультплексора MUX3.
В зависимости от программирования мультиплексора MUX1 на вход триггера
поступает значение функции, выработанное логическими схемами макроячейки,
или же триггер загружается от внешнего вывода по цепи быстрого ввода.
Мультиплексор MUX4 позволяет подавать на выход макроячейки (к блоку
ввода/вывода) либо непосредственно комбинационную функцию, либо хранимую
в триггере (регистровый выход).
Если для реализации требуемой функции макроячейке не хватает термов,
можно воспользоваться ресурсами логических расширителей ЛР. Первый тип
ЛР, называемый общим (разделяемым), образуется за счет терма пятой линии,
который вводится в матрицу И и становится доступным для всех макроячеек.
Так как в логическом блоке 16 макроячеек, общий ЛР может иметь до 16
линий (рис. 7.21).
Параллельный ЛР образуется с помощью коммутации термов, передаваемых от
предшествующих макроячеек в последующие как по цепочке (рис.
7.22).Допускается образование цепочек длиною до 8 звеньев.
Блок ввода/вывода (рис. 7.23) позволяет гибко управлять состоянием
выходного буфера. ПМС формирует для этой цели шесть глобальных сигналов
разрешения выхода ОЕ, каждый из выводов благодаря программированию
мультиплексора MUX может подключаться к любому из шести сигналов. У
некоторых микросхем семейства МАХ7000 предусмотрена возможность
запрограммировать выход с открытым стоком. Кроме того, программируется и
скорость изменения выходных напряжений буферов (крутизна фронтов) в
вариантах быстрая/медленная; полезность этой возможности обсуждалась
ранее.
Рис. 7.23. Схема блока ввода/вывода микросхем семейства МАХ7000
795
ПРОГРАММИРУЕМАЯ ЛОГИКА И ЕЕ ПРИМЕНЕНИЕ В МИКРОПРОЦЕССОРНЫХ СИСТЕМАХ
7.6. СБИС ПЛ КОМБИНИРОВАННОЙ АРХИТЕКТУРЫ
7.6.1. ОБЩИЕ СВЕДЕНИЯ
Непрерывное усложнение современных цифровых систем, высокий уровень и
разнообразие предъявляемых к ним требований затрудняют получение
необходимых свойств ИС ПЛ в рамках той или иной "классической"
архитектуры. Микросхемы высшей сложности строятся по все более
оригинальным архитектурам, не только сочетающим в себе черты FPGA и CPLD,
но и обладающим новыми особенностями.
Комбинированные архитектуры, объединяющие в той или иной мере достоинства
обеих предшествующих линий развития ИС ПЛ, появились впервые в
микросхемах семейств FLEX8000, FLEX10K фирмы "Altera", семейства ХС9500
фирмы "ХШпх" и ATF1500 фирмы "Atmel".
Заметим, кстати, что приводимые сведения не являются строгим историческим
свидетельством в отношении развития ИС ПЛ, они прежде всего отражают
тенденции и процессы, наблюдаемые в деятельности тех ведущих фирм -
мировых лидеров, которые взяты в качестве характерных образцов
происходящих событий.
Микросхемы FPGA и CPLD с точки зрения функциональных возможностей могут
решать одни и те же задачи, но по своим характеристикам имеют и различия.
В CPLD логические функции выражаются в ДНФ, что для сложных функций может
оказаться достаточно громоздким, но в то же время они обеспечивают малые
и хорошо предсказуемые задержки сигналов в цепях их передачи. В
микросхемах FPGA средства выработки логических функций более гибки, но
задержки сигналов в системе межсоединений не столь малы и предсказуемы,
как в CPLD. Таким образом, для реализации на CPLD более подходят
устройства "небольшие, но быстродействующие", а для реализации на FPGA -
"большие, но менее быстродействующие".
7.6.2. СБИС ПЛ КОМБИНИРОВАННОЙ АРХИТЕКТУРЫ FLEX10K
По архитектуре микросхемы семейства FLEX занимают промежуточное положение
между классическими вариантами CPLD и FPGA. Сохранив ряд качеств CPLD,
разработанных ранее фирмой "Altera", микросхемы семейства FLEX в то же
время имеют логические элементы табличного типа (LUT), расположенные в
виде матрицы, и трассировочные каналы, проходящие горизонтально и
вертикально между столбцами и строками матрицы логических элементов, что
характерно для FPGA. В то же время трассы в каналах не сегментированы, а
непрерывны, что типично для CPLD и дает хорошо предсказуемые и малые
задержки сигналов.
На фрагменте микросхемы семейства FLEX10K (рис. 7.24) показаны логические
блоки LAB (Logic Array Blocks), содержащие по восемь логических элементов
LE (Logic Elements) табличного типа, и локальная программируемая матрица
межсоединений (локальная ПМС), обеспечивающая коммутацию сигналов в
блоке. Коммутация сигналов на втором уровне обеспечивается глобальной
программируемой матрицей соединений ГМПС, организованной в виде
совокупности строк и столбцов, к концам которых подсоединены элементы
ввода/вывода ЭВВ. Линии связи в ГПМС непрерывны и проходят по всей длине
соответствующего направления (горизонтально или вертикально). Это
отличает их от сегментированных линий связи в типичных FPGA и придает
свойства CPLD в отношении предсказуемости задержек при передаче сигналов.
