Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
и
788
Рис. 7.15. Схема блока ввода/вывода микросхем семейства ХС4000Е
CPLD - СЛОЖНЫЕ ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА
7 и 4. При переводе буфера 1 в третье состояние выходной контакт не
должен оставаться разомкнутым, так как в этом случае на нем может
накапливаться неконтролируемый заряд в силу чрезвычайно высокого входного
сопротивления МОП-транзистора. Подключение к выходу одного из резисторов
R либо "подтягивает" потенциал выхода к высокому уровню напряжения, либо
привязывает его к нулевой точке. Вследствие своей высо-коомности
подключенные к выходу сопротивления R не оказывают заметного влияния на
режимы работы при использовании выхода для передачи сигналов. Выбор между
двумя вариантами задания потенциала разомкнутому выходу программируется
элементами памяти конфигурации в схеме U/D (Up/Down). Выходной буфер 1
имеет регулировку крутизны фронта SLR (Slew Rate). Можно выбрать одно из
двух значений скорости изменения выходного сигнала, для чего в схеме
имеется элемент памяти SLR. Везде, где это приемлемо, желательны пологие
фронты для снижения уровня помех, возникающих при переключениях буферов.
Если вывод работает в режиме входа (буфер 1 в третьем состоянии, буфер 2
активен), то внешний сигнал может подаваться в схему либо напрямую, либо
через триггер, либо в обоих вариантах одновременно. В последнем случае
блок ввода/вывода может демультиплексировать внешние сигналы (например,
для шин адресов/данных сохранить принятый адрес в триггере и передавать
данные по прямому входу). Синхросигналы триггеров различны для входного
(CLKI) и выходного (CLKO) триггеров. Их полярности, как и полярность
выходного сигнала О (Output), могут программироваться соответствующими
мул ьтиплексорами,
Сигнал на входе триггера 2 можно специально задерживать на несколько
наносекунд программированием мультиплексора 8. Это сделано для такого
подбора временного положения сигнала относительно тактирующего импульса,
который обеспечивает компенсацию задержек в цепях распределения
синхросигналов.
7.5. CPLD - СЛОЖНЫЕ ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА
7.5.1. АРХИТЕКТУРА И БЛОКИ CPLD
CPLD - совокупность нескольких PAL-подобных блоков, объединенных системой
межсоединений. Упрощенная архитектура "классической" CPLD показана на
рис. 7.16. PAL-подобные блоки выполняют логические преобразования
сигналов, а матрица соединений обеспечивает межсоединения блоков. Каждый
блок имеет свои входы/выходы для приема и выдачи сигналов и
специализированные входы для глобальных сигналов управления различными
элементами схемы.
Простейшие PAL-блоки (иначе говоря, функциональные блоки ФБ) имеют
структуру, рассмотренную в п. 7.1, и содержат программируемую матрицу
элементов И и группу не программируемых элементов ИЛИ. Матрица
вырабатывает конъюнктивные термы (логические произведения предусмотренных
программированием входных переменных и их инверсий) для последующего
получения из них дизъюнктивных нормальных форм (ДНФ) требуемых функций.
Эта структура реализует так называемую двухуровневую логику.
Более развитые функциональные блоки помимо программируемых матриц И и
жестких схем ИЛИ имеют и ряд дополнений, обогащающих функциональные
возможности блоков путем перехода от простого логического суммирования
термов элементами ИЛИ к более сложным операциям как над термами, так и
над первоначально получаемыми функциями. При этом архитектурно ФБ
трактуются как содержащие матрицу И , элементы ИЛИ и выходные макроячейки
(макроэлементы). Иногда говорят о сочетании в CPLD матрицы И и
макроячеек, подразумевая включение элементов ИЛИ в состав макроячеек.
789
ПРОГРАММИРУЕМАЯ ЛОГИКА И ЕЕ ПРИМЕНЕНИЕ В МИКРОПРОЦЕССОРНЫХ СИСТЕМАХ
l/CU-yA
Рис. 7.16. Упрощенная архитектура "классической" CPLD
Рис. 7.17. Система межсоединений CPLD с единой матрицей ПМС
790
CPLD - СЛОЖНЫЕ ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА
Архитектурно CPLD состоят из программируемой матрицы соединений ПМС (PIA,
Programmable Interconnect Array), множества функциональных PAL-блоков и
блоков ввода/вывода (lOBs, Input/Output Blocks), расположенных на
периферии кристалла (рис. 7.16). В отличие от типичных для FPGA систем
сегментированных связей в CPLD связи одномерно непрерывны, причем все
связи идентичны, и это дает хорошую предсказуемость задержек в связях
(рис. 7.17). Программируемая матрица соединений позволяет соединять выход
любого функционального блока с любыми входами других. Входы блоков
связаны с горизонтальными линиями, пересекающими все вертикальные линии
матрицы, отведенные для выходов функциональных блоков. Таким образом,
любой вход блока может быть подключен к любому выходу программированием
точек связи между вертикальными и горизонтальными линиями матрицы. В
подобных случаях говорят, что система межсоединений обеспечивает полную
коммутируемость блоков (100 %-ную разводку сигналов между функциональными
блоками). Обеспечить полную коммутируемость блоков в сложных микросхемах
