Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
необходимо определенным образом переставить входную последовательность.
Перестановка входных элементов состоит в образовании двоичных номеров
выходной последовательности путем добавления единицы к старшему разряду с
распространением переноса в сторону младших разрядов (вправо). Такая
адресация получила название бит-реверсивной.
Вычисление коэффициента wfi = cos[(2n/N) к] - у sin [(2тг / /V) АГ] можно
осуществлять следующим образом:
666
ПРИНЦИПЫ ОРГАНИЗАЦИИ ПРОЦЕССОРОВ ОБРАБОТКИ СИГНАЛОВ
• используя подпрограммы или таблицы синуса и косинуса;
• прямым табличным способом (выборкой готовых значений из таблицы);
• используя рекуррентную формулу
W" =(W*~L) При WJ5 =1;
• таблично-алгоритмическим способом, так как на последующих этапах
коэффициенты повторяются.
При использовании алгоритма БПФ с прореживанием по частоте требуется
перестановка элементов выходной последовательности, а базовая операция
"бабочка" сводится к вычислению выражений:
Для получения амплитуд и фаз составляющих спектра (гармоник) необходимо
также вычислить следующие выражения:
где XRc, вещественная и мнимая части комплексных коэффициентов.
В гомоморфной обработке сигналов дополнительно требуется вычисление
функций
log 2 х И 2'.
На рис. 6.1 приведен операционный базис алгоритмов ЦОС. Поставив в
соответствие каждой операции блок, можно получить обобщенную архитектуру
DSP (рис. 6.2). Очевидно, что реализация выделенных операций может быть
различной. Предельное быстродействие достигается при максимальной
аппаратной поддержке операций, что приводит к значительным аппаратным
затратам.
Это обстоятельство, а также желание обеспечить преемственность в решениях
и программную совместимость приводят, в конечном счете, к аппаратной
реализации не в целом той или иной операции, а отдельных ее составляющих.
Причем в разных семействах (16-, 24-, 32-разрядных) архитектура отражает
специфику задач ЦОС, на которые она ориентирована.
Основными операциями являются: задержка, АЦП и ЦАП (функции кодека),
умножение с накоплением - операция MAC (multiply and accumulate),
умножение, сложение, вычисление значений функций sin, cos, arctg, log2 x,
2х, табличное вычисление коэффициентов WК особенностям следует также
отнести необходимость использования бит-реверсивной адресации.
Обобщенная архитектура процессора DSP образуется тремя составляющими:
процессорным ядром, подсистемами ввода/вывода и хранения. Структура
процессорного ядра отражает выделенный операционный базис и учитывает
особенности алгоритмов ЦОС. Блок генерации адреса обеспечивает
необходимые способы адресации, в том числе бит-реверсивную. Синтезатор
тактовой частоты (PLL) дает возможность регулировать производительность и
потребляемую мощность. Блок выполнения операций реализует операции с
фиксированной точкой и операции с плавающей точкой для приложений, где
х = А + В, y = (A-B)W",
6.1.2. ОБОБЩЕННАЯ АРХИТЕКТУРА DSP
667
ПРОЦЕССОРЫ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ
Рис. 6.1. Операционный базис процессоров DSP
требуются высокая точность и производительность. Очевидно, что поддержка
операций с плавающей точкой может и отсутствовать (используется обычно в
32-разрядных DSP).
В процессорное ядро введен блок отладки и контроля, который содержит
средства внутрисхемной эмуляции (ОпСЕ), средства тестирования и отладки
(JTAG), сторожевой таймер (WDT). Данный набор средств сегодня практически
является стандартным.
Подсистема ввода/вывода включает кодек (АЦП и ЦАП), параллельные и
последовательные порты ввода/вывода, host-интерфейс для связи с
персональным компьютером или другой ЭВМ, аудио-интерфейс, широтно-
импульсный модулятор, таймеры и другие устройства.
Организация подсистемы хранения также во многом отражает специфику
алгоритмов ЦОС. Так, в частности, выделение двух блоков памяти X и Y
позволяет одновременно считывать операнды для свертки, а выделение памяти
программ позволяет распараллелить выполнение этапов командного цикла
(чтение команды и формирование адреса -
668
ПРОЦЕССОРЫ СЕМЕЙСТВА DSP56000
Блок управления:
Блок Блок
генерации управления
адреса программой
Синтезатор Контроллер
тактовой прерывании
частоты
Блок выполнения операций:
с фиксированной точкой
bI, Й1 X".I, V*
Блок
задержки
МЛС, ЛЛУ
с плавающей точкой
Сопроцессоры: фильтр-сопроцессор, витерби-сопроцессор, сопроцессор
циклического кода
Процессорное ядро
Блок отладки и контроля:
OnCE, JTAG, WDT
Подсистема ввода / вывода
Периферийные устройства: кодек, порты ввода/вывода, host -интерфейс,
таймеры и т.п.
Подсистема хранения
Внутренняя память
Память Память
данных данных
X Y
Память Память
значении IV/' загрузки
Память значений sin, arctg и т.д.
Память
программ
Рис. 6.2. Обобщенная архитектура DSP
чтение операндов - выполнение - запись результата). Такая модель
используется в архитектурах гарвардского типа.
Необходимые сложные операции (sin, arctg, V и др.) целесообразно
выполнять табличным способом.
