Научная литература
booksshare.net -> Добавить материал -> Физика -> Александров Е.К. -> "Микропроцессорные системы" -> 278

Микропроцессорные системы - Александров Е.К.

Александров Е.К., Грушвицкий Р.И., Купрянов М.С., Мартынов О.Е. Микропроцессорные системы — Спб.: Политехника, 2002. — 935 c.
ISBN 5-7325-0516-4
Скачать (прямая ссылка): mikroprocessorniesistemi2002.djvu
Предыдущая << 1 .. 272 273 274 275 276 277 < 278 > 279 280 281 282 283 284 .. 528 >> Следующая

регистрируется только в slave-режиме работы.
UART-контроллер проверяет, является ли каждый принимаемый символ
контрольным служебным символом, сравнивая формат символа с заданными
форматами служебных символов. Если некоторый символ распознан как
контрольный, и в ячейке таблицы служебных символов для него установлен
бит R = 1, то символ не сохраняется в буфере памяти, а только
записывается в регистр временного хранения RCCR, и это событие
регистрируется в бите CCR.
В BISYNC-контроллере прием по каналу связи одного из заранее определенных
служебных символов, который записывается в буфер данных в памяти,
регистрируется в регистре событий установкой бита RCH. В Transparent-
контроллере в этом бите регистрируется событие приема одного символа
данных.
Если корректный символ данных был принят во внутренний регистр SCC-
канала, но RISC-контроллер не обнаружил свободного буфера BD для передачи
в него данных, то регистрируется состояние занятости и устанавливается
бит события BSY := 1. При приеме символа в UART-контроллере свободный
буфер должен быть подготовлен не позднее середины приема стоп-бита, иначе
принятый символ будет отброшен из-за возникшего состояния занятости.
Приемник при этом переходит в режим поиска следующего кадра данных (режим
"охоты").
Если при приеме данных текущий буфер заполнился, то устанавливается бит
RX = 1 в регистре SCCE и текущий буфер закрывается. Регистрация этого
события происходит в UART-контроллере и в UART SMC-контроллере не раньше
середины приема первого стоп-бита последнего символа в буфере. В
Transparent-контроллере событие регистрируется не раньше чем через 10
периодов тактового сигнала после приема последнего бита последнего байта
данных из текущего буфера.
Событие завершения приема полного кадра данных регистрируется установкой
бита RXF. В контроллерах HDLC и ASYNC HDLC этот бит устанавливается не
раньше, чем через два периода тактового сигнала после окончания приема
последнего бита, закрывающего флага кадра.
Событие приема одного из буферов данных (но не полного кадра или не
полного законченного сообщения в DDCMP-контроллере) регистрируется
установкой бита RXB в регистре событий, обычно это имеет место, если в
слове состояния дескриптора текущего буфера приема установлен бит I = 1
(Interrupt), т. е. пользователь настроил контроллер на прерывание после
приема этого буфера данных. В контроллерах SPI и 12С это событие
регистрируется, когда последний символ записан в буфер приемника, и этот
буфер закрыт.
Событие передачи буфера данных регистрируется в бите ТХ. Если в слове
состояния текущего буфера UART-контроллера был установлен бит CR = 1, то
бит ТХ будет установлен в "1", когда передатчик начнет передачу
последнего символа из буфера FIFO. Если же бит CR=0 или с UART-протоколом
работает канал SMC, то бит ТХ будет установлен, когда последний символ из
буфера данных будет передан в буфер FIFO передатчика SCC-канала. В
BISYNC-контроллере этот бит устанавливается, когда началась передача
последнего бита данных или поля BCS. В контроллере SMC, работающем с
протоколом Transparent, если переданный буфер не был последним буфером
кадра, то установка бита ТХ производится при записи в буфер FIFO
передатчика последнего байта из
502
ОРГАНИЗАЦИЯ КОММУНИКАЦИОННЫХ ПРОЦЕССОРНЫХ МОДУЛЕЙ В КМК
буфера данных, и пользователь должен будет ждать два периода передачи
символа, чтобы быть уверенным, что передача прошла успешно. Если же это
был последний буфер текущего кадра, то бит устанавливается не раньше, чем
начнется передача последнего символа кадра, и пользователь должен будет
ждать один период передачи символа, чтобы быть уверенным, что передача
прошла успешно.
Если текущий буфер данных был передан по каналу связи и если в слове
состояния переданного буфера был установлен бит прерывания l(lnterrupt),
то устанавливается бит ТХВ. Если это был не последний буфер кадра или
контроллер настроен на работу с интерфейсом SPI, то установка бита ТХВ
производится при записи в буфер FIFO передатчика последнего байта из
буфера данных. Если же это был последний буфер текущего кадра, то бит
устанавливается не раньше, чем начнется передача предпоследнего бита
последнего байта кадра. В контроллерах HDLC и ASYNC HDLC это будет байт
закрывающего флага, в Transparent-контроллере - последний байт данных. В
контроллере BISYNC бит события ТХВ устанавливается после передачи
последнего бита кадра. В контроллерах SPI и РС бит события ТХВ
устанавливается после передачи последнего символа кадра в буфер FIFO
передатчика, и пользователь должен будет ждать два периода передачи
символа, чтобы быть уверенным, что передача прошла успешно.
Бит GLr устанавливается, когда внутренняя схема DPLL блока обнаруживает
"глюк" на линии тактового сигнала приемника.
Бит GLt устанавливается, когда внутренняя схема DPLL блока обнаруживает
"глюк" на линии тактового сигнала передатчика.
Бит АВ устанавливается, когда блок автоподстройки частоты обнаруживает
Предыдущая << 1 .. 272 273 274 275 276 277 < 278 > 279 280 281 282 283 284 .. 528 >> Следующая

Реклама

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed

Есть, чем поделиться? Отправьте
материал
нам
Авторские права © 2009 BooksShare.
Все права защищены.
Rambler's Top100

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed