Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
сигнал ст§" = 0 или вывод cts используется как контакт параллельного
порта, то данные начнут сразу же передаваться в сеть. Если вывод cts
запрограммирован на использование как контакт параллельного порта
ввода/вывода, то для SCC-контроллера он будет всегда восприниматься как
активный сигнал. Задержка между выставлением активного сигнала rts = 0 и
выставлением на линию TXD первого бита данных (рис. 5.34) составляет или
нуль периодов тактового сигнала - если бит CTSS = 1 в регистре GSMR, или
один период тактового сигнала - если бит CTSS = 0. Сигнал rts
сбрасывается, т. е. становится пассивным rts = 1, через один период
тактового сигнала после начала передачи последнего бита данных, т. е.
сразу после окончания передачи кадра данных. Если при выставлении
активного сигнала rts = 0, сигнал cts остается пассивным cts = 1, то
задержка начала передачи данных зависит от момента появления активного
сигнала cts = 0. Изменение состояния сигнала cts всегда контролируется по
отрицательному перепаду тактового сигнала передатчика TCLK. После
появления активного сигнала cts первый бит данных будет выставлен на
линию TXD сразу же по тому же перепаду тактового сигнала TCLK, по
которому был обнаружен активный сигнал cts = 0, еспи бит CTSS = 1 в
регистре GSMR, или с задержкой от 0,5 до 1 периода тактового сигнала (т.
е. по следующему отрицательному перепаду тактового сигнала после
обнаружения активного сигнала cts ), если бит CTSS = 0.
Если бит CTSP = 0, то сигнал cts должен оставаться активным в течение
всей передачи кадра данных, иначе будет зарегистрирована ошибка "потери
CTS-сигнала". Если
490
ОРГАНИЗАЦИЯ КОММУНИКАЦИОННЫХ ПРОЦЕССОРНЫХ МОДУЛЕЙ В КМК
TCLK
лшшшишлшшллллшшшшшж
TXD
Первый
бит
Кадр данных
Последний
бит
Рис. 5.34. Задержка выдачи данных относительно сигнала RTS для синхронных
протоколов (сигнал СТЗ = 0)
при передаче данных сигнал cts станет пассивным, то это вызовет установку
сигнала rteT тоже в пассивное состояние, немедленное прерывание передачи
данных и начало передачи IDLE-символов. Но если при этом бит CTSS = 0, то
перед регистрацией ошибки "потери сигнала CTS" и прерыванием передачи
SCC-контроллер должен по положительному перепаду тактового сигнала (рис.
5.35) опросить состояние сигнала на линии cts . Если бит CTSS = 1, то все
изменения сигнала cts могут производиться, только когда тактовый сигнал
TCLK = 0 (рис. 5.36).
Задержка приема данных определяется состоянием сигнала на входе cd . Если
бит CDS = 0, то состояние cd -сигнала опрашивается по каждому
положительному перепаду тактового сигнала RCLK, и, если обнаружен
активный сигнал cd = 0, то прием данных начинается по следующему
отрицательному перепаду тактового сигнала. Если бит CDS = 1, то изменение
пассивного состояния сигнала cd на активное по любому фронту тактового
сигнала вызывает немедленное начало приема данных.
Если бит CDP = 0, то сигнал cd" должен оставаться в активном состоянии до
конца приема кадра данных, иначе будет зарегистрирована ошибка "потери
CD-сигнала" и прием данных будет немедленно прерван. Но если при этом бит
CDS =0 , то перед регистрацией ошибки "потери сигнала CD" и прерыванием
приема SCC-контроллер должен по положительному перепаду тактового сигнала
опросить состояние сигнала на линии сгГ . Если бит CDS = 1, то все
изменения сигнала сгГ могут производиться, только когда тактовый сигнал
RCLK = 0.
TCLK
лшллшиииишпллшшдшииииииж
RTS -1
cts
У
Установка в "1"
TXD
Первый
бит
Кадр
данных
У
Данные готовы к передаче
I Обнаружен CTS=1
Обнаружен CTS=0
Рис. 5.35. Задержка выдачи данных относительно сигнала СТЗ для синхронных
протоколов (бит CTSS = 0) и пример потери сигнала СТЗ
КОММУНИКАЦИОННЫЕ МИКРОКОНТРОЛЛЕРЫ И СИСТЕМЫ НА ИХ ОСНОВЕ
лшлшшшшшишшшлплшишж
I I I
Рис. 5.36. Задержка выдачи данных относительно сигнала СТ5 для синхронных
протоколов (бит CTSS = 1) и пример потери сигнала CTS
Временной контроль сигналов управления для асинхронных протоколов. При
работе в нормальном режиме для асинхронных протоколов сигнал rts
становится активным, когда данные для передачи загружены в буфер FIFO и
наступает отрицательный перепад тактового сигнала TCLK. Выводы cts , сёГ
могут использоваться для контроля передачи так же, как и в синхронных
протоколах. Дополнительно UART-контроллер имеет специальную опцию
настройки для контроля передачи с помощью cts -сигнала.
Если сигнал rts становится активным, когда сигнал cts' = 0, то передача
начинается через два битовых интервала. Если же сигнал rts" = 0, но
сигнал стеГ-1 и бит CTSS = О, то передача начнется через три битовых
интервала. Если же сигнал rts = 0, но сигнал cts = 1 и бит CTSS = 1, то
передача начнется через два битовых интервала.
Управление буферами FIFO приемника и передатчика. Бит TFL определяет
длину буфера FIFO передатчика. Если бит TFL = 0, то используется
стандартный размер буфера - 32 байта для SCC1 -контроллера и по 16 байт
для других SCC-контроллеров. Режим TFL = 1 используется для символьно-
