Микропроцессорные системы - Александров Е.К.
ISBN 5-7325-0516-4
Скачать (прямая ссылка):
АТМ-ячеек;
• поддерживается до 4 ATM-каналов по линиям E1/T1/DS1 или ADSL при работе
всех 4 SCC-контроллеров в последовательном режиме работы;
• если используется UTOPIA-интерфейс, то контроллер SCC4 не
функционирует, так как его память параметров будет использована UTOPIA-
интерфейсом; внешние выводы ЭСС4-контроллера частично используются для
передачи данных UTOPIA-интерфейсом и для сигналов управления; большинство
внешних сигналов UTOPIA-интерфейса мультиплексируются через контакты
параллельного порта D, поэтому другие SCC-koh-троллеры будут ограничены в
использовании своих сигналов через контакты порта D; таким образом, в
режиме UTOPIA-интерфейса контроллер может поддерживать работу с 3 ATM-
каналами (через последовательный режим контроллеров SCC1 - SCC3) и 1
UTOPIA-интерфейс.
• контроллер поддерживает до 32 виртуальных каналов, используя внутреннее
адресное пространство двухпортовой памяти и до 64 К каналов во внешней
памяти; в режиме расширенного канала число соединений, поддерживаемое
ATM-контроллером, увеличивается с 32 до 65 535 каналов для приема и
передачи; в этом режиме таблицы соединений RCT и ТОТ, размер которых
больше 31 ячейки, размещаются во внешней памяти; при этом каналы с
номерами dt 0 до 31 доступны в нормальной двухпортовой памяти, а при
работе с каналами, у которых номера больше 32, требуется ПДП-доступ к
таблицам соединений во внешней памяти; скорость передачи в этом случае
уменьшается в зависимости от выбранного соотношения числа каналов,
описанных во внутренней памяти, и каналов, описание которых хранится во
внешней памяти.
Средняя скорость передачи АТМ-ячеек для контроллера MPC860SAR при
системной
частоте 50 МГц составляет в последовательном режиме 20 Мбит/с и 60 Мбит/с
при работе в режиме UTOPIA порта.
860SAR использует UTOPIA-интерфейс (рис. 5.9) как 8-разрядную
двунаправленную шину данных UTPB[7-0], использующую обмен на уровне АТМ-
ячеек и функционирующую на частотах до 25 МГц. UTOPIA-контроллер также
управляет всеми интерфейсными сигналами. Для тактирования PHY-блока ATM-
контроллер вырабатывает тактовый сигнал UTPCLK генератора UTOPIA-
интерфейса. При возникновении возможности передачи (появился активный
входной сигнал разрешения передачи TxCav) или получения ячейки (появился
активный входной сигнал разрешения приема RxCav) интерфейс выдает запрос
к процессору для начала обработки операций приема или передачи. Во время
передачи UTOPIA-контроллер вырабатывает управляющие сигналы разрешения
передачи ТхЕпЬ или приема RxEnb и следит за сигналом начала передачи
ячейки (TxSOC), а также анализирует сигнал RxSOC в течение передачи
ячейки.
860SAR поддерживает работу до 4 различных PHY-устройств в режиме UTOPIA
Multi-PHY. Для управления MPHY-адресацией входные сигналы запроса шины
PHY PHREQ (контакты РВ16 и РВ17, где РВ16 - MSB) и выходные сигналы
выбора шины PHY PHSEL (контакты РВ20 и РВ21, где РВ20 - MSB) должны быть
запрограммированы пользователем как сигналы параллельного порта
ввода/вывода общего назначения.
454
?
ОБЩИЕ ПОНЯТИЯ
CPU
ЯДРО Power PC
4К 1-кэш
IMMU
4К D-кэш
DMMU
SIU
Управление МРС860
Контроллер памяти
Системные функции
Интерфейс шины Внутренней Внешней
Интерфейс PCMCIA
Часы реального времени
UTOPIA- интер- фейс Параллельные порты 4 таймера Контроллер
прерывания Dual-порт RAM 8К
BRG- генератор 32-битный RISC-контроллер, ПЗУ микрокода и
встроенные таймеры АТМ-код
МАС- функции
PIP-порт
СРМ
16 каналов SDMA и 2 виртуальных ЮМА-канала
SCC1 SCC2 SCC3 SCC4 SMC1 SMC2 SPI
Последовательный Sl-интерфейс
TSA-мультиплексор NMSI-интерфейс
1 Слот А 1
MPC860SAR
' Слот А т Слот В Т
Рис. 5.8. Структурная схема контроллера MPC860SAR PHY MPC860SAR
TxENb
TxCav
Тх < TxSOC
TxData
TxClk
4.
/¦"
RxClk
RxData
Rx <( RxSOC
RxCav
RxENb
До 25МГц
РОЮ
РВ15
UTPCIk (РО)
UTPB (PD12-15, 4-7) SOC (РОЗ)
DREQO (РС15)
PD11
Рис. 5.9. UTOPIA-интерфейс MPC860SAR
455
КОММУНИКАЦИОННЫЕ МИКРОКОНТРОЛЛЕРЫ И СИСТЕМЫ НА ИХ ОСНОВЕ
Контроллер позволяет работать с 53- и 64-байтными ATM-ячейками, а также
может работать с постоянной скоростью передачи CBR (Constant Bit Rate),
неопределенной скоростью передачи UBR (Unspecified Bit Rate) и
подстраиваться под текущую скорость передачи канала ABR (Available Bit
Rate). При использовании CBR-соединения сеть все время должна
поддерживать ресурсы и скорость, выделенные при установлении соединения,
а это не всегда эффективно. В случае ABR-соединения сеть может
динамически изменять полосу пропускания, выделенную соединению, и тем
самым адаптироваться к возникающей перегрузке. Механизм управления
потоком ABR основан на ячейках управления ресурсами (RM-ячейки).
Типовой размер ATM-ячейки составляет 53 байта (4 байта заголовка ячейки
(header), 1 байт НЕС контрольная сумма заголовка и 48 байт данных
(payload)). Контроллер 860SAR поддерживает работу с 64-байтными
расширенными ячейками, где дополнительные байты используются для передачи
