Научная литература
booksshare.net -> Добавить материал -> Физика -> Александров Е.К. -> "Микропроцессорные системы" -> 227

Микропроцессорные системы - Александров Е.К.

Александров Е.К., Грушвицкий Р.И., Купрянов М.С., Мартынов О.Е. Микропроцессорные системы — Спб.: Политехника, 2002. — 935 c.
ISBN 5-7325-0516-4
Скачать (прямая ссылка): mikroprocessorniesistemi2002.djvu
Предыдущая << 1 .. 221 222 223 224 225 226 < 227 > 228 229 230 231 232 233 .. 528 >> Следующая

407
В-РАЗРЯДНЫЕ МИКРОКОНТРОЛЛЕРЫ
Продолжение табл. 4.40
SPCR I Регистр управления модуля SPI08
7 6 5 4 3 2 1 0
SPRIE | х | SPMSTR I CPOL I СРНА I SPWOM | SPE | SPTIE
Состояние при сбросе: 28h Адрес 001 Oh
Имя бита Назначение бита
CPOL Бит выбора полярности сигнала синхронизации SCK Этот бит определяет
состояние пинии SCK (вывод SPSCK) между сеансами передачи данных. Бит
CPOL вместе с битом СРНА задает один из четырех возможных режимов SPI
интерфейса: 1 - SCK = 1 - между сеансами передачи данных; 0 - SCK = 0 -
между сеансами передачи данных. Бит доступен для чтения и для записи.
После сброса МК CPOL = 0.
СРНА Бит выбора фазы сигнала синхронизации SCK Этот бит определяет
протокол обмена по SPI-шине. Если СРНА = 0, то начало обмена инициируется
установкой сигнала выбора ведомого SS в активное состояние (режимы 0 и
1). Первый перепад сигнала синхронизации SCK используется принимающим
устройством для запоминания очередного бита в сдвиговом регистре.
Передающее устройство выставляет очередной бит посылки на линии MOSI по
каждому четному фронту сигнала SCK. Сигнал на линии выбора ведущего SS
должен быть возвращен в неактивное состояние после передачи каждого байта
в любом направлении (рис. 4.25). Если СРНА = 1, то начало обмена
определяет первое изменение уровня сигнала на линии SCK после установки
сигнала выбора ведомого SS в активное состояние (режимы 2 и 3). Все
нечетные перепады SCK вызывают выдвижение очередного бита посылки из
сдвигового регистра передатчика на линию. Каждый четный перепад
используется для записи этого бита в сдвиговый регистр приемника. Сигнал
выбора ведомого может оставаться в активном состоянии SS = 0 в течение
передачи нескольких байт информации (рис. 4.26). Бит доступен для чтения
и для записи. После сброса МК СРНА = 1.
SPWOM Бит выбора режима открытого коллектора Этот бит определяет
состояние выходных буферов линий MOSI. MISO, SPSCK: 1 - буферы переведены
в режим открытого коллекторного выхода; 0 - буферы работают в режиме
двунаправленной передачи с возможностью установки в высокоимпедансное
состояние. Перевод линий MOSI и MISO в режим открытого коллектора
позволяет соединить их по схеме "монтажное ИЛИ", что делает интерфейс SPI
совместимым с интерфейсом 12С. Бит доступен для чтения и для записи.
После сброса SPWOM = 0.
SPE Бит разрешения работы модуля SPI 1 - контроллер SPI включен; 0 -
контроллер SPI выключен. Бит доступен для чтения и для записи. При сбросе
МК контроллер SPI отключается.
SPTIE Бит разрешения прерывания по запросу передатчика модуля SPI Бит
разрешает генерацию запроса на прерывание при установленном бите SPTE: 1
- прерывания по запросу передатчика разрешены; 0 - прерывания по запросу
передатчика запрещены. Биты доступен для чтения и для записи. При сбросе
прерывания от передатчика запрещаются.
408
1
СЕМЕЙСТВО МК НС08 ФИРМЫ "MOTOROLA"
Таблица 4.41
Формат регистра SPSCR
i
SPSCR I Регистр управления модуля SPI08
7 6 5 4 3 2 1 0
SPRF | ERRIE | OVRF I MODF I SPTE | MODFEN | SPR1 | SPR0
Состояние при сбросе: 08h Адрес 0011 h
Имя бита Назначение бита
SPRF Бит завершения приема байта данных Устанавливается в момент, когда
принятые данные автоматически переписываются в буферный регистр данных
приемника. Бит SPRF генерирует запрос на прерывание, если бит SPRIE
установлен. Сбрасывается в "0" автоматически при выполнении
последовательности из двух операций: • чтение регистра состояния SPSCR
при установленном бите SPRF; • чтение из регистра данных SPDR
принятого байта данных. Бит доступен только для чтения. При сбросе МК бит
устанавливается в "0".
ERRIE Бит разрешения прерывания по флагам ошибки OVRF и MODF Этот бит
разрешает генерацию запроса на прерывание при установке в "1" флага
нарушения режима MODF и флага ошибки приема OVRF: 1 - прерывания по
флагам OVRF и MODF разрешены; 0 - прерывания по флагам OVRF и MODF IDLE
запрещены. Бит доступен для чтения и для записи. При сбросе прерывания по
флагам ошибки запрещаются.
OVRF Бит ошибки приема Устанавливается при попытке записи аппаратными
средствами приемника очередного принятого байта из сдвигового регистра в
буферный регистр данных в то время, как предыдущие данные из буферного
регистра еще не считаны (бит SPRF установлен). При таком стечении
обстоятельств содержимое буферного регистра приемника сохраняется, а
второй принятый байт теряется. Бит OVRF сбрасывается в "0" автоматически
при выполнении последовательности из двух операций: • чтение регистра
состояния SPSCR при установленном бите OVRF; • чтение из регистра
данных SPDR первого принятого байта данных. Бит доступен только для
чтения. При сбросе МК бит устанавливается в "0".
MODF Бит нарушения режима контроллера SPI Устанавливается, если на линию
SS ведущего подали сигнал низкого логического уровня или если на линию SS
ведомого подали сигнал высокого логического уровня в процессе
незавершенного обмена. Сбрасывается в "0" автоматически при выполнении
Предыдущая << 1 .. 221 222 223 224 225 226 < 227 > 228 229 230 231 232 233 .. 528 >> Следующая

Реклама

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed

Есть, чем поделиться? Отправьте
материал
нам
Авторские права © 2009 BooksShare.
Все права защищены.
Rambler's Top100

c1c0fc952cf0704ad12d6af2ad3bf47e03017fed